嵌入式:浅析FinFET技术的发展前景

2017-09-21 10:09:40 嵌入式开发中心 617

FinFET技术是电子行业的下一代前沿技术,是一种全新的新型的多门3D晶体管。和传统的平面型晶体管相比,FinFET器件可以提供更显着的功耗和性能上的优势。英特尔已经在22nm上使用了称为“三栅”的FinFET技术,同时许多晶圆厂也正在准备16纳米或14纳米的FinFET工艺。虽然该技术具有巨大的优势,但也带来了一些新的设计挑战,它的成功,将需要大量的研发和整个半导体设计生态系统的深层次合作。

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和其他新技术一样,FinFET器件设计也提出了一些挑战,特别是对于定制/模拟设计。一个挑战被称为“宽度量化”,它是因为FinFET元件最好是作为常规结构放置在一个网格。标准单元设计人员可以更改的平面晶体管的宽度,但不能改变鳍的高度或宽度的,所以最好的方式来提高驱动器的强度是增加鳍的个数。增加的个数必须为整数, 你不能添加四分之三的鳍。


三维预示着更多的电阻的数目(R)和电容(C)的寄生效应,所以提取和建模也相应困难很多。设计者不能再只是为晶体管的长度和宽度建模,晶体管内的Rs和Cs,包括本地互连,鳍和栅级,对晶体管的行为建模都是至关重要的。还有一个问题是层上的电阻。 20纳米的工艺在金属1层下增加了一个局部互连,其电阻率分布是不均匀的,并且依赖于通孔被放置的位置。另外,上层金属层和下层金属层的电阻率差异可能会达到百倍数量级。


还有一些挑战,不是来自于FinFET自身,而是来至于16nm及14nm上更小的几何尺寸。一个是双重图形,这个是20nm及以下工艺上为了正确光蚀/刻蚀必须要有的技术。比起单次掩模,它需要额外的mask,并且需要把图形分解,标上不同的颜色,并且实现在不同的mask上。布局依赖效应(LDE)的发生是因为当器件放置在靠近其他单元或者器件时,其时序和功耗将会受影响。还有一个挑战就是电迁移变得更加的显着,当随着几何尺寸的缩小。


如前所述,上述问题将影响影响定制/模拟设计。如果数字设计工程师能够利用自动化的,支持FinFET器件的工具和支持FinFET的单元库,他或她将发现,其工作上最大的变化将是单元库:更好的功耗和性能特性!但是,数字设计工程师也会发现新的和更复杂的设计规则,双图形着色的要求,和更加严格的单元和pin位置的限制。最后,有些SoC设计人员还会被要求来设计和验证上百万门级别的芯片。设计师将需要在更高的抽象层次上工作和大量重复使用一些硅IP.


EDA产业在研发上花费了大量的钱,以解决高级节点上设计的挑战。事实上,我们预期,EDA行业为了20纳米,16纳米和14纳米的总研发费用可能会达到十二亿美金到十六亿美金。从FinFET器件的角度来看,例如,提取工具必须得到提高,以便能处理Rs和Cs从而更好预测晶体管的性能。这些Rs和Cs不能等待芯片成型后分析,他们需要在设计周期的早期进行,所以电路工程师和版图工程师不得不工作得更加紧密,这也是方法学上很大的一个变化。

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